ModelSim - 6.3f - Trình mô phỏng cho FPGA

Chào các bạn.

Khi làm FPGA hẳn các bạn cũng đã dùng các trình mô phỏng để kiểm tra, test xem design của mình đã đúng chưa để còn coding lại.

Hôm nay vừa nhận được News letter của bọn Mentor Graphics nên mình xin gửi link cho các bạn để tiện trong quá trình học tập.

Release & Resources

ModelSim Designer 6.3a

ModelSim - 6.3f

Mình thấy tốt nhất là download bản ModelSim SE 6.3 và yêu cầu một license free của nó. Chắc là có thời hạn là 1 tháng. Nhưng chẳng sao, cứ yêu cầu,dùng xong lại yêu cầu tiếp hoặc là gỡ hết trong register đi rồi cài smile_regular.

Khi kích vào link download thì bạn sẽ phải điền đầy đủ thông tin của bạn vào. Nó sẽ cho một tài khoản FTP tồn tại trong 1 giờ để bạn download bản này. Có thể dùng trình FTP như CuteFTP hay mở ngay trong trình duyệt cũng được.

Khi yêu cầu Eval License thì cũng điền đầy đủ, nhớ địa chỉ Email phải đúng để nó gửi thư confirm và License đến. Nói chung là có thư Confirm là ok nó sẽ gửi.

Các bạn nên xem cách để Simulation trong Xilinx ISE trong tài liệu ở bài này.

Chúc các bạn thành công.

Note: Đã edit lại link.

{ 15 comments… add one }
  • Ninh April 19, 2008, 6:41 pm

    chào anh, cho em hỏi sao em yêu cầu Eval License nó gửi mail confirm mà ko thấy gửi license vậy anh.
    E cảm ơn!

    Reply
  • admin April 19, 2008, 6:56 pm

    Chào em.

    Khi anh yêu cầu bản SE thì nó cũng gửi thư confirm nhưng không thấy gửi license. Anh có viết mail cho bọn nó, nhưng bọn nó chỉ đến eval bản PE thôi em ạ.

    Em confirm bản PE cho student nhé, chắc chắn là dc đó. Bọn nó có gửi license cho anh nhưng là bản cũ hơn vì anh request bản cũ từ lâu rùi :D.

    Chúc em thành công.

    Reply
  • Ninh April 20, 2008, 4:56 pm

    Anh ơi trong modelsim có thể mô phỏng để xuất ra dùng $display ko vậy,em mới tìm hiểu nên chưa rành lắm về cái này.
    1 module signed_number;
    2
    3 reg [31:0] a;
    4
    5 initial begin
    6 a = 14’h1234;
    7 $display (“Current Value of a = ‰h”, a);
    8 a = -14’h1234;
    9 $display (“Current Value of a = ‰h”, a);
    10 a = 32’hDEAD_BEEF;
    11 $display (“Current Value of a = ‰h”, a);
    12 a = -32’hDEAD_BEEF;
    13 $display (“Current Value of a = ‰h”, a);
    14 #10 $finish;
    15 end
    16
    17 endmodule

    Reply
  • admin April 20, 2008, 5:39 pm

    Chào em.

    Thực tế anh chẳng dùng Model Sim để mô phỏng nhiều lắm :D. Anh toàn dùng ISE Simulation để mô phỏng thôi em ạ.

    Em gắng đọc manual của ModelSim nhé.Anh có lần đọc hết file đó rồi :D. Mà code em viết bằng Verilog nữa.

    Anh khuyên em nên dùng VHDL để viết các module, em sẽ hiểu hơn nhiều so với dùng Verilog. Lúc đầu anh cũng định tiếp cận bằng Verilog nhưng k ổn nên đã chuyển dùng VHDL lâu rùi em ạ.

    Chúc em thành công.

    Reply
  • Luong Cong Dien May 9, 2008, 10:08 am

    Mình đã tải về ModelSim 6.3f SE, nhưng không biết làm thế nào để xin license.
    Mình đã click vào link: “Request eval License”, và điền đầy đủ thông tin rồi, nhưng sau khi submit thì không thấy mục nào để xin license. Các bạn đã xin license lần nào chưa, nếu có hãy chỉ cho mình với.

    Reply
  • Nguyễn Trọng Anh May 27, 2008, 9:45 am

    Anh ơi em rất cần một bản demo đơn giản ve mô phỏng bằng VHDL anh giúp em được không ạ.Cám ơn anh nhiều

    Reply
  • hoadktd July 4, 2008, 11:14 pm

    Bác Bắc ơi,em đang tìm hiểu về FPGA mới cả verilog,bác có thể viết 1 bài sumary xem học FPGA bắt đầu từ cái gì,mô phỏng với cái gì,thực hành với cái gì …Bác là ng đi trước,coi như viết “thuật toán” để anh em đi sau làm theo cho nhanh,đỡ mất thời gian search lan man.
    Cám ơn bác.

    Reply
  • binhvd October 15, 2008, 4:02 am

    Anh ơi anh có license của bản ModelSim 6.3h không, anh có thì gửi cho em với nhé, em đăng kí nhưng nó không cho license, chỉ có bản ModelSim XE thì còn cho license thôi.

    Anh có thì cho em với nhé. Mail của em là: vuducbinhster@gmail.com

    Cảm ơn anh rất nhiều.

    Reply
  • Chau Ngoc Bao November 2, 2008, 5:30 am

    Hi anh,

    Em dinh tu mo mam FPGA 😀 Nhung khong biet nen hoc ve HDL (VHDL hoac Verilog) truoc hay hoc ve FPGA truoc ? Tai em thay HDL chi la cong cu de minh thiet ke FPGA thoi, nen neu bay gio hoc HDL truoc thi co khi ton nhieu thoi gian ma khong co duoc cai nhin tong quat.
    Anh co tai lieu nao ve can ban cua FPGA (dung VHDL thi cang tot) thi gioi thieu cho em voi ah.
    Cam on anh nhieu

    Reply
  • moclan July 12, 2011, 4:13 pm

    anh ơi, em mới tập tọe tìm hiểu VHDL thôi, em đã thử mô phỏng một chương trình đơn giản bằng TestBench và bằng ModelSim. Em thấy cách code là giống nhau. Không biết ModelSim khác Testbench ở chỗ nào hả anh?Nó có ưu điểm gì hơn?
    Mong anh giúp đỡ :d

    Reply
  • Hùng November 7, 2017, 4:24 pm

    ad cho mình hỏi mô phỏng trong modelsim hoặc lập trình VHDL thì có thể trích xuất file để lấy dữ liệu được không ạ?

    Reply

Leave a Comment